Dans un précédent article, nous avons présenté le simulateur Verilator. C’est un simulateur un peu particulier qui convertit le modèle HDL en une classe C++. Le banc de test est ensuite écrit sous la forme d’un programme en C++. Nous avons montré qu’avec cette méthode, on accélère énormément la simulation. Le problème de Verilator, c’est qu’il cible le langage Verilog. Or, l’industrie utilise également le VHDL comme standard de description matériel. Nous allons voir dans cet article qu’il est tout de même possible d’utiliser Verilator avec du VHDL grâce au couple de logiciels Yosys et GHDL. Nous en profiterons pour comparer trois méthodes de simulation, une avec GHDL, une avec NVC et enfin avec Verilator.
Le monde du gateware n’est pas partagé de manière équitable entre le Verilog et le VHDL. Le langage Verilog domine clairement dans les projets open source. L’utilisation du VHDL n’est cependant pas négligeable, et c’est un langage très apprécié par l’industrie spatiale et militaire. Le VHDL est également le langage enseigné par défaut en France et très utilisé en Europe.
Par conséquent, beaucoup de projets se retrouvent à mixer les deux langages dans un même FPGA. Cela ne pose généralement pas de problème à la synthèse, car la plupart des logiciels (constructeurs) gèrent les deux. Cela pose déjà plus de problèmes lorsque l’on souhaite simuler. Car il existe bien des simulateurs libres pour le Verilog et des simulateurs libres pour le VHDL, mais ils sont tous exclusifs. De plus, il n’existe pas d’équivalent à Verilator pour le VHDL pour accélérer la simulation.
