Accélérez vos simulations VHDL avec Verilator

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Dans un précédent article, nous avons présenté le simulateur Verilator. C’est un simulateur un peu particulier qui convertit le modèle HDL en une classe C++. Le banc de test est ensuite écrit sous la forme d’un programme en C++. Nous avons montré qu’avec cette méthode, on accélère énormément la simulation. Le problème de Verilator, c’est qu’il cible le langage Verilog. Or, l’industrie utilise également le VHDL comme standard de description matériel. Nous allons voir dans cet article qu’il est tout de même possible d’utiliser Verilator avec du VHDL grâce au couple de logiciels Yosys et GHDL. Nous en profiterons pour comparer trois méthodes de simulation, une avec GHDL, une avec NVC et enfin avec Verilator.

Le monde du gateware n’est pas partagé de manière équitable entre le Verilog et le VHDL. Le langage Verilog domine clairement dans les projets open source. L’utilisation du VHDL n’est cependant pas négligeable, et c’est un langage très apprécié par l’industrie spatiale et militaire. Le VHDL est également le langage enseigné par défaut en France et très utilisé en Europe.

Par conséquent, beaucoup de projets se retrouvent à mixer les deux langages dans un même FPGA. Cela ne pose généralement pas de problème à la synthèse, car la plupart des logiciels (constructeurs) gèrent les deux. Cela pose déjà plus de problèmes lorsque l’on souhaite simuler. Car il existe bien des simulateurs libres pour le Verilog et des simulateurs libres pour le VHDL, mais ils sont tous exclusifs. De plus, il n’existe pas d’équivalent à Verilator pour le VHDL pour accélérer la simulation.

Figure 1

Ce que nous allons voir ici, c’est qu’il est...

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Article rédigé par

Spécialiste FPGA - Armadeus Systems

16 articles

Par le(s) même(s) auteur(s)

Verilator, le simulateur Verilog le plus rapide du monde

Hackable

n°

juillet 2022

Par

Concevoir des composants numériques en Verilog passe nécessairement par la simulation. Pour simuler du Verilog, il existe un logiciel open source nommé Icarus qui remplit bien sa fonction. Il existe également des simulateurs non libres qui sont généralement plus performants. Mais tous ces simulateurs ont le même défaut, ils sont lents. Verilator est un simulateur un peu particulier qui se concentre sur la partie synthétisable du Verilog et génère un objet C++ que l’on va simuler au moyen d’un programme écrit dans ce même langage. Cette approche permet un gain de l’ordre d’une trentaine de fois plus rapide qu’Icarus dans l’exemple que nous allons voir. Il est également nettement plus rapide que tous les simulateurs commerciaux.

De la preuve formelle en VHDL, librement

Hackable

n°

mai 2022

Par

Dans cet article, on se propose d’aborder la méthode de vérification formelle pour le VHDL. Cette méthode a récemment été rendue possible avec GHDL et Yosys grâce au projet d’extension ghdl-yosys-plugin qui fait le lien entre les deux logiciels. Nous allons également découvrir le langage PSL (Properties Specification Langage) qui permet de décrire efficacement les propriétés utilisées en preuve formelle. Le support du PSL ayant été ajouté dans GHDL, il sera possible de l’utiliser librement en VHDL.

Chisel, construire du matériel en langage Scala

Hackable

n°

janvier 2022

Par

Chisel est un langage de description de matériel (HDL pour Hardware Description Language) née à l’université de Berkeley en même temps que le jeu d’instructions RISC-V. Chisel est basé sur le langage de programmation multiparadigme Scala. Ce langage permet de décrire un système synchrone et de générer du code Verilog pour la synthèse sur FPGA ou ASIC.

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