De la preuve formelle en Verilog, librement

Magazine
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Hackable
Numéro
37
Mois de parution
avril 2021
Spécialité(s)


Résumé

Dans cet article, on se propose de découvrir une autre méthode de validation d’un composant écrit en Verilog. L’idée est de décrire les propriétés du composant et de laisser l’ordinateur chercher les stimuli qui feront échouer des propriétés. Ça n’est plus le développeur qui écrit les tests, mais la machine. Cette méthode a récemment été rendue possible avec des logiciels libres grâce à la suite d’outils Yosys (synthèse Verilog), Yosys-SMTBMC (solveur) ainsi que SymbiYosys qui les chapeaute.


Quand on développe un composant numérique avec un langage HDL comme le Verilog, il est obligatoire de vérifier son comportement en simulation. Cette simulation consiste à décrire l’évolution des valeurs d’entrée du bloc au cours du temps et de vérifier que les valeurs de sortie soient celles attendues.

Il est quasiment impossible de faire quelque chose qui soit un minimum complexe sur FPGA sans passer par cette étape. La manière classique de faire consiste à écrire un bloc « banc de test » comme en figure 1 qui inclura (instanciation) le bloc HDL à tester.

verilog formal figure 01-s

Fig. 1 : Schéma classique d'un banc de test.

C’est dans le code de ce banc de test que nous décrirons l’évolution des signaux d’entrée du composant testé et que nous vérifierons les valeurs de sortie (moniteur).

Généralement, le code du banc de test utilise le même langage HDL que le code du bloc « synthétisable » testé. Dans notre cas, nous écririons le banc de test en...

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Par le(s) même(s) auteur(s)

Verilator, le simulateur Verilog le plus rapide du monde

Magazine
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Hackable
Numéro
43
Mois de parution
juillet 2022
Spécialité(s)
Résumé

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De la preuve formelle en VHDL, librement

Magazine
Marque
Hackable
Numéro
42
Mois de parution
mai 2022
Spécialité(s)
Résumé

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Magazine
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Hackable
Numéro
40
Mois de parution
janvier 2022
Spécialité(s)
Résumé

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