Chisel est un langage de description de matériel (HDL pour Hardware Description Language) née à l’université de Berkeley en même temps que le jeu d’instructions RISC-V. Chisel est basé sur le langage de programmation multiparadigme Scala. Ce langage permet de décrire un système synchrone et de générer du code Verilog pour la synthèse sur FPGA ou ASIC.
Chisel est un langage générateur code HDL, à ne pas confondre avec la synthèse de haut niveau (HLS pour High Level Synthesis). Avec Chisel, on décrit la structure électronique numérique comme elle sera générée ou « synthétisée » dans un ASIC/FGPA. Alors qu’avec la synthèse de haut niveau, on prend un code (souvent du C) décrivant l’algorithme que l’on souhaite implémenter dans le FPGA et on génère une architecture permettant de l’exécuter (dans ce dernier cas, le développeur n’a pas la main sur les détails de l’architecture finale).
Si vous faites des recherches sur Chisel dans votre moteur de recherche préféré, n’oubliez pas d’ajouter « hdl » ou « fpga » dans vos mots-clefs, si vous ne voulez pas voir cette super affaire d’un ciseau à bois pour le prix de deux !
Chisel génère du code HDL de bas niveau pour la synthèse et la simulation. À l’origine, il générait directement du Verilog. Mais pour plus de simplicité de...
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