Exploration du langage Verilog : la simulation dans tous ses états

Open Silicium n° 008 | septembre 2013 | Denis Bodor
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Dans le précédent article, nous avons fait connaissance avec Verilog et avons conçu nos premiers modules après avoir choisi la plateforme FPGA la plus adaptée à nos besoins pédagogiques. Cependant, nous avons délibérément fait l'impasse sur une étape importante du design HDL : la simulation. Il est temps, maintenant, de corriger cet écart et de pousser davantage dans la découverte et la compréhension de Verilog et des FPGA.

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